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台积电采用Cadence方案制作Finf

发布时间:2019-08-15 18:06:29 编辑:笔名

  台积电(TSMC)依据Cadence提供的工具制定了10定制设计参照流程,他们正致力于首次将10纳米FinFet芯片推向商用。

  TSMC

  10纳米芯片设计的重要要素包括:设计FinFET器件阵列、避免密度梯度的影响和处理多模式设计。

  该工具必须能够提取和分析实时寄生效应和设计实施过程中的电磁违规现象。

  Cadence数字设计实现、定制/模拟和签收工具已获得台积电公司10纳米V0.9设计参考手册认证,预计将于2015年第四季度完成V1.0认证。

  其目的是设计10纳米芯片,用于智能和平板电脑应用处理器和高端服务器。

  流程中使用的Cadence工具包括:Virtuoso定制设计平台、Spectre仿真平台、物理验证签收系统、Innovus、Quantus寄生参数提取方案、Tempus 时序签收解决方案。Cadence副总裁兼首席策略官徐季平博士表示: 我们正积极与客户合作设计10纳米芯片,我们胜券在握。 台积电设计架构市场部高级总监李硕表示: 在产品投入市场时,数字与定制设计的参照流程,可以让客户减少迭代并提升可预测能力。 (Silvia译 文章来源:Electronics Weekly)

2009年南京会务上市企业
2013年莆田家居战略投资企业
2018年绍兴D轮企业
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